본 내용은 Yuan Taur and Tak H.Ning의 <Fundamentals of Modern VLSI Devices>를 참고하여 제작되었다.
이론적으로는, 전압이 인가되지 않은 상태에서 bistable한 device가 그 상태를 유지한다면 nonvolatile memory cell을 만들 수 있다. 만약 memory cell이 reprogram을 못한다면, 예를 들어 fuse(conducting state to nonconducting state)나 antifuse(nonconducting state to conducting state), programmable read-only memory(PROM). 만약 erased 와 reprogrammed 될 수 있다면 erasable programable read-only memory(EPROM)이라 부른다. 문헌상으로는 EPROM은 reprogrammable 하지만 erase는 nonelectrical한 방법으로 수행되는 메모리를 포함하는 용어라고 설명하고 있다. 따라서, electrically하게 programmed, erased 될 수 있는 nonvolatile memory를 electrically erasable and programmable read-only memory(EEPROM)라고 부른다. nonvolatile mememory cell의 이름 모두에 read-only가 들어가 있는데, 이는 nonvolatile memory가 실제로 시스템에서 쓰일 때 단지 데이터나 프로그램 코드를 저장하는 데에 쓰이지, SRAM과 DRAM처럼 컴퓨터 프로그램 코드를 돌리는데 사용되진 않는다는 것을 의미한다. 왜 그럼 read-only라는 제한이 붙은 것일까? 차차 설명하겠지만 nonvolatile memory는 SRAM이나 DRAM처럼 write 혹은 endurance properties가 없기 때문이다.
nonvolatile memory는 굉장히 광범위하고 빠르게 발전하고 있는데, 기술적인 고려사항은 다음과 같다.
1. memory speed (access time, program time, erase time)
2. memory retention time (얼마나 오래 memory bit이 state를 유지하는가)
3. memory endurance ( 얼마나 많은 program&erase cycle이 돌아도 기능적으로 잘 작동하는가)
4. power (programming, accessing 그리고 erasing 할때 얼마나 많은 power가 발생하는가)
5. power supply voltages (program이나 erasing 할때 얼마나 많은 voltage가 필요한가)
6. memory cell size
7. scaling properties of the memory technology
그리고 어떤 기술이 채택될 것인지는 적용조건과 비용에 의존한다. 이번 섹션에서는 MOSFET 기반의 nonvolatile memory devices 와 그 operation의 기본 원리들에 대해 설명할 것이다.
3.1 MOSFET Nonvolatile Memory Devices
위 그림은 MOSFET nonvolatile memory device의 기본 원칙이다. gate insulator 내부에 전하가 생기게 되면 flat band voltage가 바뀌게 된다. 이를 식으로 표현하면,
x=0인 지점은 gate oxide interface이고, x=tox인 지점은 oxide-silicon interface이다. gate insulator에 injected된 전하는 전원 공급 없이도 수년간 유지된다. 그림 (b)는 charge injection 전과 후의 I-V 특성 그래프이다. 예를 들어, nMOSFET에서 electron이 injection 되면, △Vt는 양수이다. △Vt는 미세 볼트가 될 수 있다. 따라서 이렇게 Vt가 변하는 특성에 따라 logical '0'과 logical '1'을 정의할 수 있다. read-out하는 건 쉽다. 하나의 logical state에서는 MOSFET이 ON된 것이고, 다른 하나는 OFF된 것이기 때문이다.
위 그림은 MOS capacitor의 energy-band diagram이다. 그림에서 확인할 수 있듯이 electron의 에너지 장벽(3.1eV)이 hole의 에너지 장벽(4.6ev)보다 훨씬 작다. 따라서 MOSFET-based nonvolatile devices는 주로 hole보단 electron을 사용한다. programming 과정에서 전자들이 채널에서 게이트방향으로 injecting 되면서 gate insulator에 전하가 저장된다. erasure 과정에서는 저장된 전하는 다시 터널링 되어 밖으로 나오면서 neutralized된다. 아래 내용에서는 MOSFET 기반의 nonvolatile memory에서 charge injection, charge storage, and charge erasure과 관련된 device physics에 대해 다루겠다.
3.1.1 Charge Injection
By hot electrons.
SiO2로의 electron injection은 tunneling혹은 hot electron injection에 의해 발생한다. 특히 n-channel MOSFET에서는 hot electron injection이 주로 쓰인다.
위의 그림은 전형적인 gate current와 drain current를 나타낸 것이다. 여기서의 gate current는 electron에 의한 전류를 말한다. 앞서 얘기 했었지만, substrate current는 impact ionization에 의해 발생하는 secondary carrier들의 양을 나타낸다. 밑에 그림에서 볼수 있듯이, threshold voltage보다 약간 큰 전압을 가했을때 substrate current가 최댓값을 가진다는 것을 알 수 있다. hot electron이 injection 하려면, Vgs > Vds여야한다. 근데 substrate current가 최대인 지점, maximum electric field가 최대인 지점은 Vgs가 Vth보다 살짝 큰 정도다. 따라서, gate current가 그렇게 크지 않다. 위에 Drain current와 Gate current를 비교한 그림만 보더라도, 대략 Ig가 Ids의 10*-8배 정도라는 것을 알 수 있다.
p-MOSFET에서는 좀 다르다. 일단, 이 경우에서는 electron injection이 avalanche multiplication에 의해 생성된 secondary hot electron의 주입으로 발생한다. 모든 전압은 음수인데, secondary hot electron이 gate방향으로 injection 되기 위해서는 Vgs-Vds가 양수여야한다. 따라서 Vgs는 작은 음수값이 어야하는데, 이때 maximum electric field도 같이 커진다. 따라서, gate current가 잘 흐르게 된다. 그림(b)만 보더라도 p-MOSFET에서 Gate current 곡선과 n-MOSFET에서 substrate current 곡선이 굉장히 유사함을 알 수 있다. avalanche hot electron gate current가 증가하고 최댓값을 가질 때, drain current는 낮다는 것을 기억하자. 궁극적으로는 p-MOSFET에서의 avalanche hot electron injection이 더 효율적임을 알수 있다. 그림을 참고하면, 대략 Ig가 Ids의 10*-4배 정도라는 것을 알 수 있다.
Avalanche hot carrier injection은 또한 source를 floating(아무것도 연결안한 상태)함으로도 유도할 수 있다. channel current 없이도 말이다. p-channel MOSFET source가 left floating 되어 있다면, drain은 마치 p+-n gated diode처럼 행동한다. 이때 gated diode mode에서는 substrate carrier(예를 들어 p-MOSFET에서는 전자)가 insulator로 inject될 수 있다.
하지만, 앞서 설명한 것이 모든 것은 아니다. 앞서 설명한대로, p-MOSFET에서 low gate voltage가 인가되었을 때, avalanche hot electron injection이 발생한다. 이는 n-MOSFET에서는 low gate voltage에서 avalanche hot hole injection이 발생함을 의미하기도 한다. 실제로, 이 avalanche hot injection은 ultra-sensitive current monitors로 측정할 수 있다.(이거에 대해 더 조사해 보자) 그래서 gate voltage에 따른 expected gate current dependence를 그려보면 다음과 같다. 그래프를 보면 알 수 있듯이, low gate voltage에서는 Avalanche hot carrier들이 dominates하고, high gate voltage에서는 Avalanche hot electron들이 dominates한다. 또한, 일정 이상으로 gate voltage가 너무 커지게 되면, 오히려 감소하게 되는데 이는 substrate current가 줄어든 이유랑 같다. p-channel memory device에서도 비슷하게, low gate voltages에서는 avalanche hot electron injection이 발생하고, high gate voltages에서는 avalanche hot hot injection이 발생한다.
-여기 좀 설명 자세히 다듬기
그래서 이러한 현상 때문에, programming을 위해 n-channel nonvolatile memory device에서 hot electron injection을 사용할 때 같은 bitline에서의 non-selected된 cell에서 low gate voltage에서의 secondary hot holes injection들이 의도되지 않은 결과로 나타나게 된다. injected된 positive charge는 non-selected된 Vt를 음의 방향으로 이동시키게 되고, 이는 write cycles을 반복하다보면, 이전에 programmed되었던 bit를 erase하거나 Vt감소로 인한 leakage current를 발생시키게 된다. 따라서 write disturbs를 피하기 위해서는 non-selected된 devices들의 wordline voltage를 Vt보다 충분히 감소시켜야 한다.
By Fower-Nordheiim tunneling.
F-N Tunneling을 이용한 방법도 있다. F-N Tunneling은 oxide내부의 electric field에 크게 비례하기 한다. 따라서 oxide의 thickness가 두꺼워지게 되면 programming에 보다 높은 voltages가 필요하게 되고, 너무 얇게되면 제어하기 어려운 direct tunneling과 charge leakage가 발생하기 때문에 적절한 두께가 필요하다. programming time은 대략 1us에서 1ms정도이다. F-N tunneling에는 의도되지 않은 current가 존재하지 않기 때문에 programming에 필요한 power dissipation이 hot electron injection에 의한 것보다, f-n tunneling에 의한 것이 훨씬 낮다.
3.1.2 Charge storage
In silicon nitride layer
이론적으로, silicon dioxide에서 electron traps는 nonvolatile memory에서 charge carrier로 사용될 수 있다. 그러나, silicon dioxide의 capture efficiency (trap density와 capture cross section)가 굉장히 작아 실질적인 electron storage medium으로서 작동하기 힘들다. 따라서 많은 양의 전자를 저장할 수 있는 oxide-nitride-oxide(ONO) 화합물이 일반적으로 사용된다. 전자들은 대게 nitride layer에 저장된다. Charge injection이 균일하고 델타Q만큼 단위면적당 저장된다고 가정하면, Vt는 -얼마만큼 이동한다. Nonuniform charge injection의 경우에서 Vt의 영향은 나중에 설명할 것이다.
In floating gate
MOSFET에서 gate insulator의 charge storage를 향상시키기 위한 일반적인 방법은 전도성의 floating gate를 집어넣은것이다. 전형적으로 얇은 poly-silicon layer를 사용한다.
그림12.22
전자들은 floating gate에 저장되고 전체적으로 균일하게 퍼진다. floating gate가 존재하면, 보통의 gate electrode는 달리 부르기 위해 control gate라 부른다. floating gate와 silicon사이에 있는 oxide는 tunnel oxide라 부르고, 보통 10nm정도 한다. 그리고 control gate와 floating gate사이에 있는 oxide는 inter-poly oxide라 부르고, 보통 20nm정도 한다. floating gate의 퍼텐셜은 VFG은 저장된 전하와 결합된 capacitance에 의해 결정된다. 위 그림에 관련 요소들이 그려져 있다. 관계식은 다음과 같다.
(12.13)
그러므로, 정리하면
(12.14)
임을 알 수 있다. 즉, 전하 변화로 인한 floating gate의 전압 변화는 다음과 같다.
식
그리고 이 전하들로 인한 control gate 전압 변화는 다음과 같으므로,
(12.15)
control-gate coupling factor, CFC/(CFC+CFS+CFB+CFD)가 클수록 주어진 VCG에 대해 더 높은 VFG가 주어지고, 따라서 tunnel oxide 내부에 더 큰 전기장을 생성할 수 있다. 그러나 높은 CFC에 대해서는, 같은 charge injection에 대해서 Vt가 더 작게 변화하게 된다.
3.1.3 Charge Erasure
EPROM에서 erasure이 요구되고, 이는 device에 자외선이나 X-rays같은 high-energy photons를 쬐어줌으로써 수행된다. 높은 에너지의 photon들은 gate insulator혹은 floating gate에 저장되어 있는 전자들을 oxide conduction band 위로 excite시키고, 그로써 excited된 전자들이 silicon substrate로 빠져나가게끔 한다. 그러나, 이는 packaged된 chip에서 수행하기에는 너무 복잡하다. 따라서, 실제로는 EPROM은 한번만 program되고 절대 erased하지 않는 방법을 택한다. 아마도 가장 간단한 CMOS-compatible EPROM은 floating-gate avalanche-injection MOS(FAMOS)이다. 구조적으로보면, FAMOS는 그냥 gate floating이 있는 p-channel MOSFET이다. 밑의 그림을 참고하자.
그림 12.23
Programming은 avalanche hot electron injection에 의해 수행된다.
EEPROM device에서, erasure은 두 가지 방법 중 하나에 의해서 수행된다. 한 방법은 F-N tunneling을 이용해 floating gate의 전자들을 control gate나 source/drain 지역으로 빼내는 것이다. 어떤 경우에서는 hole injection을 통해 trap된 electron들을 neutralizing시켜 수행하기도 한다. 그러나 hole injection은 아주 비효율적이기 때문에, 이런 erasure 기술은 일반적으로 사용되지 않는다.
Floating gate에서 control gate로 tunneling 시키거나, source/drain지역으로 tunneling시키는것을 향상시키기 위해 공학적으로 각각의 부분과 overlap을 시킨다.
또한, source/drain 지역으로 tunneling시키기 위해서 control gate를 접지시킨뒤, source와 drain을 양의 전압으로 bias시킨다. 만약 source에 Vs만큼의 전압을 인가했다고 가정했을때, tunnel oxide에 걸리는 전압차이는 다음과 같이 기술된다.
식 12.16
따라서 tunnel oxide 내부에 높은 전기장을 유도하기 위해서는 source에서 floating gate로 작은 coupling factor가 요구된다. 만약 음의 전하가 저장되어 있다면, 전기장을 더 크게 만들고 이는 초기 erasure speed를 높이도록 도와준다. 같은 이유로, 음의 전하는 promgramming에서의 전기장을 약화시키고 이는 프로그래밍 끝 속도를 낮춘다.
erasure voltage Vs는 약 10-12V정도 하고, erasure time은 보통 0.1-1초 정도 걸린다. 보통의 경우 대량의 cell들을 동시에 erasure operation시킨다고 한다.
3.2 Flash Memory Arrays
지금까지 우리는 하나의 bit의 기본 program과 erase operation에 대해 논의했다. 비휘발성 메모리 행렬을 디자인하다보면, 여러 비트들을 한번에 erase하거나, 전체 행렬을 erase하는 것이 필요할 때가 있다. UV-erased EPROM의 경우, radiation에 전부 노출시킴으로써 가능하다. EEPROM에서는 erasure 과정에서 비트들을 한꺼번에 연결시킴으로써 그것이 가능하다. Masuoka는 처음으로 special erase gate를 고안하기도 했다. 이 erase gate는 flash라 부르는 상태에서 field emission을 통해 모든 bit cell들을 동시에 erase(전자를 floating gate에서 erase gate로 방출시키는)시킬 수 있었다. 그 이후부터, 이 flash erasure은 모든 EEPROM design에는 아니지만, 공통적으로 쓰이게 되었다. 그리고 용어도, flash memory라고 불리게 되었다.
3.2.1 Write, Read, and Erase Operations
위 그림에 보통의 stacked-gate flash memory array가 그려져 있다.
write나 program operation에서는 선택된 wordline에 강한 양의 전압이 연결되어 ON 상태를 만들고, 선택된 bitline에는 높은 drain 전압이 인가되면서 drain근처에 hot electron들을 생성시켜 floating gate에 inject될 수 있도록 돕는다.
read operation에서는 선택된 wordline에 Vt,low와 Vt,high 사이의 전압(그림에서는 5V)를 인가하고, 선택된 bitline에 양의 전압을 가한다. bitline에 흐르는 전류는 threshold voltage 즉 charge storage의 상태를 반영한다.(전하가 저장되어 있는지 없는지) 같은 bitline의 선택되지 않은 cell들은 OFF되기 위해서 모두 Vt,low보다 작은 값의 전압이 인가되어야 한다.
erase operation에서는 control gate를 접지시킨채 모든 source에 큰 양의 전압을 인가한다. 그러면 floating gate에 저장된 전하가 source쪽으로 tunneling back하게 되고 대량의 cell들을 동시에 erase할 수 있다. F-N tunneling current가 전기장에 굉장히 민감하기 때문에 thickness의 작은 변화가 erasure speed의 큰 변화를 만들어 낼 수 있다. erase operation이 끝난 뒤 모든 변화가 program되기 전 상태로 돌아갔는지 확인하는 작업은 필요하다. 만약, 다 지워지지 않았다면 erase operation을 반복한다.
flash memory array의 가장 대표적인 문제는 "over erasure"이라하는 문제다. "over erasure"은 programming중에 floating gate로 inject되는 전자보다 floating gate밖으로 터널링되어 나오는 전자들이 더 많은 경우를 말한다. 이 문제는 hole이 inject되거나 tunnel out될 때도 똑같이 반복된다. over erasure은 Vt,low를 낮추는데 그 이유는 device off current를 의도보다 더 높이기 때문이다. memory array에서는 non-selected 된 cell들이 over erasure 되어 있다고 했을때, 그 cell들에서 발생하는 결합된 leakage current가 굉장히 커져서 selected 된 cell들의 on-off state의 sensing을 방해한다.
그 말은 over erasure이 기능적으로 문제를 일으킴을 의미한다. 이러한 문제는 split-gate device를 통해 피할 수 있다. split-gate memory device가 충분히 높은 threshold voltage를 가졌을 때, floating gate의 charge level과 관계없이 cell의 off current를 낮게 유지할 수 있다. 이 방법의 단점은 해당 소자의 면적이 넓다는 것이다.
3.2.2 NOR and NAND Architecture
쓰이는 architecture는 크게 두가지가 있다. NOR 와 NAND configuration이 그것이다. NOR configuration은 위 그림같은 구조로, 같은 bitline 위에 cell들이 평행하게 연결되어 있고 unselected device들은 OFF되어 있다. device 용어들은 control gate, source, drain이 모두 voltage line들에 연결되어 있다. NAND configuration의 경우 그림은 다음과 같다.
NAND configuration은 같은 bitline 위의 cell들이 모두 직렬로 연결되어 있고, unselected 된 device들이 모두 켜져있다. Vt,low 흔히 음수로 만들기 때문에 unprogrammed된 device들은 보통 ON nMOSFET들이다. 따라서 read operation에서 selected wordline은 0으로 인가되어도 가능하다. NAND array의 write/erase operation은 모두 F-N tunneling에 의해 발생한다. 먼저 write operation에서 selected wordline에는 20V의 높은 전압이 unselected wordline에는 Vt,high보다 적당히 높은 10V정도의 전압이 인가된다. 전하를 injection하여 cell을 program하기 위해 bitline은 접지 되어 있어 tunneling oxide내부에 강한 전기장이 형성되게끔 한다. unselected wordline에는 전계가 그렇게 강하지 않기 때문에 charge injection이 일어나지 않는다. erase operation을 위해서는 20V의 높은 양의 전압이 bitline과 substrate(junction breakdown을 피하기 위해서)에 인가되어야 하고 wordline들은 0V로 접지되어있어야 저장된 전자들이 silicon으로 tunnel되어 돌아갈 수 있다.
NAND 구조에서는 source나 drain에 contact들이 필요하지 않기 때문에 density의 관점에서 NOR구조보다 이득이 있다. 그러나, 직렬로 연결된 NAND 구조에서는 read current가 작고 그렇기 때문에 상대적으로 긴 access time이 필요하다. NAND flash는 주로 data storage로써 사용된다. 보통의 경우, NAND flash안의 data들은 프로그램 코드 실행을 위해 SRAM이나 DRAM으로 옮겨진다. NOR flash는 SRAM이나 DRAM과 견줄만한 access speed를 가지고 있기 때문에 직접적으로 code execution에 사용될 수 있다.
3.2.3 Endurance(내구성)
EEPROM의 programming과 erasure에서 발생하는 전계는 우리가 평소에 MOSFET작동에서 발생하는 전계보다 훨씬 세다. 이로써 발생하는 hot-carrier injection과 electron tunneling은 device degradation을 발생시킨다. EEPROM에서 이러한 oxide degradation은 많은 program&erase cycle을 거치면서 memory window(program된 상태와 erase된 상태 사이의 threshold voltage)를 망가뜨린다. 이는 아래의 그림을 참고하자.
EEPROM device의 endurance라고 하는 것은 그 memory window가 적절하지 않은 수준 이하로 내려갈때까지의 program&erase cycle 횟수에 대한 것이다. program과 erase를 oxide의 같은 부분에서 진행할 때 endurance가 가장 낮고, 대략 10^3~10^4 cycle정도 한다. 그러나 program과 erase되는 부분을 분리시킨다면( 예를 들면 program은 drain부근에서 하고 erase는 source부근에서 한다.) endurance를 향상시킬 수 있을 것이다. 현재 제품화된 device도 이런 방식을 택하고 있으며, 향상시킨 endurance는 대략 10^3~10^6 cycle 정도 한다.
endurance말고도 EEPROM의 많은 program&erase cycle이 지난 뒤 data retention의 특징을 묘사하는 것도 중요하다. 이전에 얘기 했었지만, defects들이 oxide layer 내부에 쌓이면, oxide layer는 leaky해지고, data retention 특성은 degrade된다.
3.2.4 Modern NAND Flash Technologies
VLSI technologies에서 가장 뛰어난 발전 중 하나는 HDD를 대체할 수 있는 SSD를 넓게 적용했다는 것이다. SSD의 뼈대는 NAND architechure에 연결되어 있는 floating-gate EEPROM device이다.
NAND flash memory device는 큰 단점 중 하나인 endurance limitation에도 불구하고 꾸준히 발전해 왔지만 flash memory bit density와 chip-level memory capacity에서 혁신적인 발전이 있어 대중적으로 쓰일 수 있었다. 이러한 혁신들 중 세 개 정도의 개념을 설명하겠다.
- Multi-bit per cell
single level cell(SLC)과 multi-level cell(MLC), tri-level cell(TLC)이라 불리는 방법들이 있다. SLC는 one bit이라면, MLC는 two bits, TLC는 three bits으로 이루어져 있다. 이는 floating gate의 차이가 아닌 저장되는 전하를 얼마냐 조절하느냐에 따라 달라진다. 전하를 조금씩 저장하면 Vt의 이동간격도 줄어들기 때문에 여러 개의 state로 구성 가능하다. 이렇게 저장되는 전하를 줄이게 되면 속도는 느려지고, injection의 횟수가 많아지기 때문에 programming error에 민감하다. 그러나 면적당 저장할 수 있는 메모리 비트 수가 증가하기 때문에 bit당 사용되는 비용이 작아지는 장점이 있다. 따라서 현재는 quad-level cell(QLC) 까지 발전하여 사용되고 있다.
- 3D NAND.
삼차원 집적으로 쌓게되면 performance improvement나 cost reduction이 일어나게 된다. 이를 multi-level cell과 결합하기도 한다. 이러면 효율을 더욱 높일 수 있다. 또한, 고집적 cell은 더 짧은 interconnect를 가지기 때문에 전통적인 2D NAND보다 더 빠른 속도를 가질 수 있다. 3D NAND를 이용한 SSD는 2013에 이미 소개되었다. 해당 문서에 따른 100개이상의 layer들을 쌓을 수 있다고 한다.
- Wear leveling.
erase block은 더 많은 write cycle을 거칠수록 실패율이 높아진다. 따라서, write되는 cell들을 골고루 분포시킴으로써 특정 cell들만 빨리 수명이 닳는 것을 막는다. 이 방법을 통해서라면, 대략 100,000 cycle정도의 endurance를 가진다고 한다.
Devices for a NOR Array
NOR flash는 계속해서 발전해왔다. NOR flash는 pogram code execution를 할 수 있을 정도로 읽기 속도가 굉장히 빠르기 때문에 CPU와 SRAM에 통합되어 쓰이기도 한다. 여러개 중에 하나를 선택하는 과정은 여러 요소에 영향을 받고, NOR array에 적절한 nonvolatile device를 소개하고 그 윈리를 설명하겠다.
- Floating-Gate Devices with Enhanced Tunneling
silicon-rich oxide나 source와 floating gate의 overlap area를 넓힌 thinner oxide를 사용함으로써 tunneling을 향상시킬 수 있다.
- Devices Using Source-Side Injection
그 구조는 source쪽에 sidewall floating gate가 존재하는데 이 구조를 사용하면 injectio efficiency를 굉장히 향상시킬 수 있다. 이 구조는 사실상 두 MOSFET이 직렬연결되어 있다고 생각할 수 있다. 왼쪽 device는 floating gate는 있지만 control gate가 없고, 오른쪽 device는 stacked-gate device이다. sidewall floating gate는 약하게 control gate와 coupling되어 있다. 따라서 control gate에 양의 전압이 인가되면 stacked-gate device에는 강한 surface inversion이 생기나, floating-gate device에는 비교적 약한 surface inversion이 걸린다. 강하게 inverted된다면, stacked-gate device의 channel부분은 마치 floating-gate device의 연장된 drain처럼 행동한다. 여기에 큰 drain voltage가 인가된다면, 가장 큰 전기장이 stacked gate channel region에 그리고 sidewall floating-gate근처에 위치한다. 그러므로 control gate와의 coupling을 통해서 sidewall floating-gate device가 ON될때, channel hot electron들은 source end에서 stacked-gated device의 floating gate쪽으로 inject된다. 그림 (b)를 보면 sidewall floating-gate가 select gate라 불리는 second control gate와 연결되어 있다. 이러면 sidewall device가 좀 더 자유도를 가지고 operation될 수 있다.
- Split- and Stacked Gate Devices
- MNOS Device Using Tunneling Injection
- MNOS Device Using Channel Hot Electron Injection
- MNOS Device Storing Two Bits per Cell
- Devices with Other Charge Storage Material
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