[이론정리] Memory Devices ② : DRAM

  본 내용은 Yuan Taur and Tak H.Ning의 <Fundamentals of Modern VLSI Devices>를 참고하여 제작되었다.

Fundamentals of Modern VLSI Devices

2. Dynamic Random-Access Memory
DRAM cell은 1개의 MOSFET과 1개의 capacitor로 구성된다. 따라서 6개의 MOSFET을 사용하고 있는 SRAM과 비교적 작다. capacitor에 전하가 충전되지 않았을 때를 state '0', 그리고 전하가 있을 때를 state '1'이라고 둔다. 하지만 가만히 나워도 capacitor속 전하는 빠져나간다. 따라서 주기적인 read & refresh 사이클이 필요하다. 이번 섹션에서는 DRAM cell의 기본 operation과 design 그리고 scaling issue에 대해 다룰 것이다.

2.1 Basic DRAM Cell and Its Operation
DRAM cell은 아래의 그림과 같이 표현된다.

Schematic of a DRAM cell

MOSFET Q는 accessing과 capacitor 내외부로 charge를 transferring하는 역할을 한다. 그래서 이 MOSFET은 주로 access device나 transfer device라고 불린다. 보통 n-channel device이다. Q의 게이트 전극은 Wordline과 연결되어 있는 반면, Q의 source와 drain은 capacitor와 bitline에 연결되어 있다. Vnode는 storage capacitor에 걸린 전압을 의미한다.

Schematics showing three DRAM cell structures (a) planar-capacitor cell, (b) trench-capacitor cell, and (c) stacked-capacitor cell

Cell structures
Storage capacitance는 데이터 retention과 read operation에 필요한 최소 메모리 셀 전하량에 의해 결정된다. 보통 대략 30fF정도가 나온다. capacitor에 필요한 면적 Ac를 줄이기 위해 위 그림과 같이 trench 형태나 stacked 형태의 capacitor가 존재한다. 더 높은 유전 상수를 쓰는것도 capacitance per area를 높일 수 있다. 이중 가장 중요한 것은 앞서 말한 cell area 특히 storage capacitor area의 크기를 줄이는 것이다.

Write Operation

Schematic of a DRAM cell

1) Write state ‘0’
State ‘0’을 write하는 것은 굉장히 쉽다. 단지 wordline에 Vdd를 가하고, V(BLT)에 0을 가하는 것이다. 그러면 capacitor에서 전하가 빠져나가면서 Vnode가 0이 된다.

2) Write state ‘1’
State ‘1’을 write하는 것은 ‘0’에서 V(BLT)만 Vdd로 바꿔주면 된다고 생각할 수 있지만, 실질적으로는 그것만으로는 충분하지 않다. 그것은 왜냐하면 state '1'이 되는 과정에서 Vnode가 Vdd-Vt가 되면서 Q가 OFF되기 때문이다. subthreshold상태를 고려해야 한다. Q subthreshold상태가 되면 charging rate가 급격하게 감소한다. 따라서, Vnode가 Vdd까지 충전되기 위해서는 V(WL)이 Vdd+Vt보다는 커져야 한다.

 

Vnode가 완전히 충전되거나 방전되면, V(WL)은 standby voltage로 돌아가고, Q는 OFF되며, storage capacitor를 bitline으로부터 분리된다.(보통의 경우 standby voltage는 0이다. 하지만 어떤 경우에서는 standby voltage을 음수값으로 설정하는 경우도 있긴하다.)

 

Read operation

  위 그림은 bitline(BLT)과 bitline complementary(BLC)와 cross-coupled 된 CMOS sense amplifier의 연결이 stored bit을 sensing함과 동시에 read cycle의 마지막에 같은 bit을 write해주는 것을 보여준다. BLC는 차등 신호를 만드는데 필요한 reference voltage를 제공해 주는 역할을 한다. BLC 또 다른 array의 bitline이 될 수도 있다.

 

Read operation

1. 먼저, BLT와 BLC모두 Vdd/2로 precharge 되어있다.

2. 그리고 access transistor Q를 ON한다.

3. 완전한 write-back을 하기 위해서 V(WL)>Vdd+Vt 가 되도록 V(WL)에 전압을 인가한다.

4. 만약 '0' bit이 저장되어 있다면, Vnode는 0이고, V(BLT)는 Vdd/2보다 작아진다. 이때 sense signal Vs=V(BLT)-V(BLC)<0 이 이렇게 된다.

5. 만약 '1' bit이 저장되어 있다면, Vnode는 Vdd이고, V(BLT)는 Vdd/2보다 커진다. 이때도 sense signal Vs=V(BLT)-V(BLC)>0 이 이렇게 된다.

 

  Wordline이 켜지기 전에 sense amplifier는 V(SP)와 V(SN)이 Vdd/2인 중립적인 상태에 놓여져 있다. 그리고 V(BLT)와 V(BLC)가 달라져 차이가 발생하게 되면, sense amplifier는 V(SN)이 0, V(SP)가 Vdd가 되면서 activated 되게 된다. 이렇게 activated 되면, sense amplifier는 signal Vs의 극성에 따라 두 안정된 상태 중 하나로 결정되는 cross-coupled latch로 바뀌게 된다. 만약 Vs<0 (V(BLT)<V(BLC)) 이면, latch는 V(BLT)=0이고, V(BLC)=Vdd인 상태로 정착하게 된다. 반대로 Vs>0 (V(BLT)>V(BLC)) 이면, latch는 V(BLT)=Vdd이고, V(BLC)=0인 상태로 정착하게 된다. 이것은 cell voltage Vnode 또한 0 또는 Vdd로 만드는데, 시작했던 값이랑 똑같다. 

 

  read cycle이 끝나면, wordline은 OFF되고, BLT, BLC, V(SP), V(SN)은 모두 neutral voltage인 Vdd/2로 돌아간다.  cell은 분리되어서 원래 저장되었던 '0' 또는 '1' state로 돌아간다.

 

Schematic connection of a DRAM cell to sense amplifier for read and write back. (b) Voltage waveforms for read and write back operation.

Read Signal

  먼저, storage capacitor의 capacitance를 Ccell, bitline과 연결된 capacitance를 Cbitline이라고 하자. 그렇게 된다면 differential signal Vs는 다음과 같이 주어진다.

  Ccell/(Ccell + Cbitline)은 transfer ratio로 언급된다. 더 큰 read signal을 얻기 위해서는, Vnode는 '1' state를 얻기 위해서 Vdd에 가까워야 하고, '0' state를 얻기 위해서 0에 가까워야 한다. 또 Ccell/Cbitline은 너무 작으면 안된다. chip의 면적을 줄이기 위해선 한개의 bitline에 256~1024개의 cell들을 단다. 각 unselected된 cell의 capacitance contribution은 대략 1fF/um 정도 된다. 그러면 total Cbitline는 0.3um 너비에서 대략 100-300fF 정도 된다. 전형적인 DRAM 디자인은 Ccell = 30fF 정도, 최대 Vnode=1V 정도, transfer ratio가 대략 0.2, 그리고 Vs가 대략 100mV정도 된다.

 

2.2 Device Design and Scaling Considerations for a DRAM cell

  write operation에서 storage capacitor가 가득 충전됨에도 불구하고, cell이 읽혀질 때 leakage curent가 signal를 약하게 만들 수 있다. DRAM cell은 lithography ground rules와 명시화된 read signal, 그리고 데이터 retention time 조건을 충족하면서 동시에 가장 작게 만들려하고 있다. Data retention time이란 data refresh가 되기까지의 시간 간격을 말한다. 보다 빈번한 read and refresh cyles은 더 높은 chip power가 필요하다는 것을 의미한다. data retention time의 전형적인 worst-case는 대략 100ms이다. retention time requirement는 총 leakage current의 상한값으로 제한된다. 예를 들어, 30fC에 1V가 걸려있고, 우리가 refresh될때까지 10%의 전하 손실만 원한다면, leakage current는 30fA이어야 한다. leakage current requirement는 transfer device의 scaling과 design에 영향을 받으며, 이에 대해 밑에서 자세히 다뤄보도록 하겠다.

 

Threshold voltage of the transfer device

  보통 W=L=0.1um 소자의 threshold MOSFET current는 대략 10^-7A 정도 된다. 이는 온도와는 거의 무관하고, ss는 대략 100mV/decade정도 된다. 30fA off-current requirement를 만족하기 위해서는 transfer device의 threshold voltage는 대략 100도씨에서 0.6V, 25도씨에서 0.7V는 되어야 한다. Vt는 retention time requirement가 감소하지 않는 이상 scaling 하더라도 그 크기는 유지되어야 한다. 그런데 Vt가 0.7V보다 작은 device라 하더라도 standby wordline voltage를 Vt-0.7보다 더 작게 잡으면 사용될 수 있다. 이때 standby wordline voltage는 음수가 될 것이다.

 

Gate insulator thickness of the transfer device

  transfer device의 gate insulator는 gate leakage current가 30fA보다 작도록 충분히 두꺼워야 한다. standby 조건에서는, gate 전압은 낮고, MOSFET은 OFF상태이다. '1' state, 즉 전하가 충전되어 있다면, 전자들은 gate로부터 양의 전압이 인가된 drain으로 터널링될 수 있다. 즉 high performance를 위해서는 1nm thick gate oxide를 사용할 수 있는 최소한의 채널 길이는 지켜야 한다.